`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   17:59:23 06/07/2015
// Design Name:   PC
// Module Name:   D:/Libraries/Documents/Ingenieria en computacion/Arquitectura Computadoras/TrabajoFinalArquitectura/trunk/Final-Mips/PCTest.v
// Project Name:  Final-Mips
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: PC
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module PCTest;

	// Inputs
	reg clk;
	reg reset;
	reg [31:0] d;

	// Outputs
	wire [31:0] q;

	// Instantiate the Unit Under Test (UUT)
	PC uut (
		.clk(clk), 
		.reset(reset), 
		.d(d), 
		.q(q)
	);

	initial begin
		// Initialize Inputs
		clk = 0;
		reset = 0;
		d = 0;

		// Wait 100 ns for global reset to finish
		#100;
		// Add stimulus here
		//Esperamos 200 y cambiamos el valor
		#220;
		d = 32'h 4;	
		//Esperamos 200 y cambiamos el valor
		#220;
		d = 32'h 8;	
		//Esperamos 200 y cambiamos el valor
		#220;
		d = 32'h C;	
		//Dsp damos reset
		#220;
		reset = 1;
	end
//Lo hacemos cambiar cada 20 para poder ver bien que esta pasando
//Si cambia cada 1, estamos al horno
always begin
#20; clk = ~clk;
end

endmodule

